verilog中判断上升沿和下降沿的程序

取一个信号的上升沿或下降沿信号&＃xff0c;可以通过将信号delay后&＃xff0c;然后将原信号和delay信号&＃xff0c;通过不同的与非操作&＃xff0c;获取上升沿信号或下降沿信号&＃xff1a;

阶段一&＃xff1a;

reg delay;        // delay信号

always &＃64; ( posedge clk or negedge rstn )

  if( !rstn )

     delay <&＃61; 0;

  else

     delay <&＃61; orig;   // orig是原信号

wire pos_signal &＃61; orig && ( ~delay );       // 原信号上升沿位置处产生的pulse信号

wire neg_signal &＃61; ( ~orig ) && delay;      // 原信号下降沿位置处产生的pulse信号

阶段二&＃xff1a;

上述操作会存在亚稳态问题&＃xff0c;并且得到的上升沿信号pos_signal和下降沿信号neg_signal无法被原采样时钟clk采样。正确做法是&＃xff0c;先将原信号用采样时钟delay 2次&＃xff08;打两拍&＃xff09;&＃xff0c;得到和采样时钟同时钟域的信号delay2&＃xff0c;然后再按上述方法获取上升沿和下降沿信号&＃xff0c;这时得到的上升沿或下降沿就可以被原采样时钟采样。

例句如下&＃xff1a;

reg ori_signal;// 需取上升沿或下降沿的原信号

reg delay1;

reg delay2;

always &＃64; ( posedge clk or negedge rstn )

  if( !rstn )

     delay1 <&＃61; 0;

  else

     delay1 <&＃61; ori_signal;   

always &＃64; ( posedge clk or negedge rstn )

  if( !rstn )

     delay2 <&＃61; 0;

  else

     delay2 <&＃61; delay1;  // delay2 已与clk同域

reg delay3;

always &＃64; ( posedge clk or negedge rstn )

  if( !rstn )

     delay3 <&＃61; 0;

  else

     delay3 <&＃61; delay2;  

wire pos_signal &＃61; delay2 && ( ~delay3 );       // 原信号上升沿位置处产生的pulse信号

wire neg_signal &＃61; ( ~delay2 ) && delay3;      // 原信号下降沿位置处产生的pulse信号

上升沿电路如下&＃xff1a;

注意&＃xff1a;前两个触发器的运用就是起同步作用&＃xff0c;将某个信号同步到采样时钟域&＃xff0c;以后要重点注意使用。

阶段三&＃xff1a;

用阶段二的语句会比较繁琐&＃xff0c;可以用下述语句简化&＃xff1a;

reg[2:0] delay;

always &＃64; ( posedge clk or negedge rstn )

  if( !rstn )

     delay <&＃61; 0;

  else

     delay <&＃61; { delay[1:0], ori_signal} ; // ori_signal是原信号

wire pos_signal &＃61; delay[1] && ( ~delay[2] );       // 原信号上升沿位置处产生的pulse信号

wire neg_signal &＃61; ( ~delay[1] ) && delay[2];      // 原信号下降沿位置处产生的pulse信号
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