reg clk=0; always #10 clk=~clk 意思是clk初值是0,等待10ns之后,clk取反 那么时钟周期是20ns,通过仿真结果也可以看出。 保存
reg clk=0; always #10 clk=~clk 意思是clk初值是0,等待10ns之后,clk取反 那么时钟周期是20ns,通过仿真结果也可以看出。