SerDesinterface参考设计_接口结构（3）

        一个典型的 8b/10b SerDes 结构如图所示，在发送端，它通常包括 8b/10b编码器，并串转换器，锁相环（PLL）频率合成器和发送器，在接收端，包括 8b/10b解码器，Comma 检测器，串并转换器，时钟数据恢复器（CDR）和接收器。8b/10b编码器用于将从上层协议芯片发送过来的字节信号映射成直流平衡的 10 位8b/10b 编码，并串转换用于将10 位编码结果串行化，并串转换所需的高速、低抖动时钟由锁相环提供，发送器用于将 CMOS 电平的高速串行码流转换成抗噪声能力较强的差分信号，经背板连接或光纤信道发送到接收机。在接收端，接收器将接收到的低摆幅差分信号还原为 CMOS 电平的串行信号，CDR从串行信号中抽取时钟信息，完成对串行数据的最佳采样，串并转换利用 CDR 恢复的时钟，将串行信号转换成10 位的并行数据，Comma 检测器检测特殊的Comma 字符，调整字边界，字边界正确的并行数据经过 8b/10b 解码，还原为字节信号，传送到上层协议芯片，完成整个信息传输过程。除此之外，图中还有一些电路用于测试和信号质量检测，比如，PRBS 产生和 PRBS 验证是用来产生伪随机序列，测试锁相环和 CDR 电路；信号损失检测电路（lossof signal detection，LOS）用于检测接收到的串行差分码流是否具有足够的电平强度以完成时钟数据恢复，当差分串行信号幅度不够时，禁止解码器对误码进行解码。

而实际的设计中，CDR部分是由纯逻辑电路完成的，CDR模块将移到数字模块中完成。

Ø  发送通路：输入寄存器，8b/10b编码器，多路选择器，并串转换，发送器，发送时钟产生

Ø  接收通路：接收器，接收时钟恢复，多路选择，串并转换，解码，逗点检测，输出寄存器

Ø  设计中，工作量相对对比大的是CDR与8b/10b的编码器的设计，设计采用FPGA实现，其中PLL是利用FPGA内部的PLL模块，但是CDR采用纯数字电路设计在一般的设计中较少，所以在设计难度上相对较大。

Ø  发送时钟产生电路：主要基于锁相环技术PLL。

Ø  接收时钟恢复电路（CDR）：该电路是设计重点和难点,重点关注过采样方式。

Ø  8b/10b编码和解码电路：学习相应协议进行数字电路设计即可。

Ø  Comma检测器电路：学习相应原理进行数字电路设计即可。

Ø  PRBS发送和检测电路：学习相应原理进行数字电路设计即可