在Emacs Verilog模式下对齐代码？

我习惯在emacs中用VHDL编写代码，它具有很好的美化功能，可以对齐信号分配。Verilog模式有类似的东西吗？

转换为：

r_Tx_Done <= 1'b1;
r_Clock_Count <= 0;
if (r_Done == 1'b1)
  begin
    r_SM_Main <= s_CLEANUP;
    o_Tx_Active <= 1'b0;
  end

为此：

r_Tx_Done     <= 1'b1;
r_Clock_Count <= 0;
if (r_Done == 1'b1)
  begin
    r_SM_Main   <= s_CLEANUP;
    o_Tx_Active <= 1'b0;
  end

Verilog模式在保持if else begin end对齐状态方面做得很好，但是并不能像我想要的那样对齐分配。请注意，if语句内部与if语句<=外部不对齐。本质上，我希望每个开始/结束块都分开处理。